เครื่องรับส่งสัญญาณความเร็วสูงแต่ละตัวประกอบด้วยสองช่องสัญญาณ ได้แก่ เครื่องส่งและเครื่องรับ เครื่องส่งและเครื่องรับประกอบด้วยเลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS, เลเยอร์ย่อยการเข้ารหัส p-field si-cal) และเลเยอร์ย่อยเพิ่มเติมของสื่อทางกายภาพ (PMA, physi-cal) สื่อชั้นย่อยเพิ่มเติม) ประกอบด้วยสองส่วน
PCS ประกอบด้วยการใช้งานลอจิกแบบฮาร์ดคอร์ของฟังก์ชันดิจิทัลในตัวรับส่งสัญญาณที่เข้ากันได้กับโปรโตคอลที่รองรับ ช่องสัญญาณการส่งสัญญาณประกอบด้วย FIFO การชดเชยเฟส ไบต์ซีเรียลไลเซอร์ ตัวเข้ารหัส 8B/10B และโมดูลอื่นๆ ช่องรับประกอบด้วยตัวจัดเรียงคำ อัตราการจับคู่ FIFO ตัวถอดรหัส 8B/10B ไบต์ดีซีเรียลไลเซอร์ ตัวจัดลำดับไบต์ การชดเชยเฟส FIFO และโมดูลอื่นๆ
PMA ประกอบด้วยวงจรแอนะล็อกสำหรับบัฟเฟอร์ I/O, CDR, ซีเรียลไลเซอร์/ดีซีเรียลไลเซอร์ (SER/DES) และการเน้นล่วงหน้าและการปรับอีควอไลเซอร์ที่ตั้งโปรแกรมได้เพื่อเพิ่มประสิทธิภาพเส้นทางข้อมูลอนุกรมให้เหมาะสม
เมื่อช่องสัญญาณตัวรับส่งสัญญาณของอุปกรณ์ทำงาน ข้อมูลเอาต์พุตแบบขนานในสถาปัตยกรรม FPGA จะถูกส่งผ่าน PCS เครื่องส่งสัญญาณและ PMA และแปลงเป็นข้อมูลอนุกรมและส่งออกในที่สุด ข้อมูลอนุกรมอินพุตที่ได้รับจะถูกส่งไปยัง FP ในรูปแบบข้อมูลอนุกรมผ่านการประมวลผลของตัวรับ PMA และ PCS เพื่อดำเนินการประมวลผลขั้นตอนต่อไป